在今年于加州舊金山舉辦的第 67 屆國際電子器件會議（IEDM 2021）上，三星與 IBM 在“3D at the Device Level”討論環(huán)節(jié)宣布，其已攜手在下一代半導體芯片的設(shè)計技術(shù)上取得了重大突破。據(jù)悉，這項突破性的 VTFET 新技術(shù)，允許晶體管在垂直方向上堆疊。不僅有助于縮小半導體芯片的尺寸，還能夠使之變得更加強大和高效。

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談話期間，IBM 與三星解釋了如何通過將電路從水平改到垂直方向，同時讓占地面積縮小的半導體芯片更加強大和高效。

在摩爾定律“1.0”時代，行業(yè)內(nèi)的 CMOS 晶體管都是以橫向方式構(gòu)建的。在經(jīng)歷了數(shù)十年的無數(shù)次工藝進步之后，我們現(xiàn)在可以將數(shù)十億個晶體管放入一枚小巧的芯片中。

IBM and Samsung Unveil Semiconductor Breakthrough（via）

然而隨著工藝日漸逼近原子極限，半導體行業(yè)正在向垂直方向積極轉(zhuǎn)進。WCCFTech 指出，受基于溝槽的 DRAM 垂直存取晶體管的啟發(fā)，IBM 和三星的一支研究團隊描述了他們是如何改變晶體管架構(gòu)的。

具體說來是，他們在體硅上使用了所謂的“垂直輸送納米片”（簡稱 VTFET）和 45nm 納米柵極工藝，來制造一款互補金屬氧化物半導體（CMOS）元件。

此前的 2D 半導體芯片，都是水平放置在硅表面上的，而電流則沿著水平方向去流動。不過得益于 3D 垂直設(shè)計，新技術(shù)將有助于突破摩爾定律的性能限制，以達成更高的能源效率。

與當前的鰭式場效應(yīng)晶體管（FinFET）相比，VTFET 有望帶來翻倍的性能、以及高達 85% 的效率提升。（加密貨幣挖礦行業(yè)也有望獲益于此）

在搞定了柵極長度和間隔尺寸（決定柵極 / 晶體管間距）這兩個關(guān)鍵因素之后，3D 垂直器件設(shè)計方案使得芯片制造商能夠繼續(xù)沿著摩爾定律的方向去發(fā)展。

此外由于降低了靜電和寄生損耗（SS=69/68 mV/dec 且 DIBL= <30mV），VTFET 器件有望提供出色的工作電壓和驅(qū)動電流。

為驗證這一概念，研究人員使用了 VTFET 來制作功能性環(huán)形振蕩器（測試電路）。結(jié)果發(fā)現(xiàn)，與橫向參考設(shè)計相比，新技術(shù)可減少 50% 的電容。

最后，雖然目前尚無任何有關(guān) VTFET 商用商品將于何時到來的消息，但包括英特爾在內(nèi)的多家科技巨頭，均在埃級芯片的研究上投入了大量的心力。

如果一切順利，英特爾有望于 2024 年 4 季度，發(fā)布基于 Intel 20A 品牌的新一代半導體芯片。

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